AMD Zen3+/Zen4曝光:DDR5内存、USB4接口 发布日期:2020-05-15
PCIe 4.0已经在AMD Zen2架构产品上普及开来,那么DDR5、USB4这些呢?
据外媒报道,消息人士投递了一份AMD内部路线图,其中显示,AMD将在2022年开始上马对DDR5的支持。
2022年对应的是AMD Zen 4架构,不过路线图显示锐龙CPU是Zen4,APU是Zen3+。
除了DDR5内存,爆料称,AMD在2022年还将在实现对USB4的支持,移动平台处理器将支持LPDDR5内存。
不过,稍稍遗憾的是,尽管今年PCIe 5.0标准就将敲定,但Zen4/Zen3+依然仅支持PCIe 4.0。
此前SK海力士公布的研发资料中,DDR5内存速度可达8400Mbps(8400MHz)、单条可达128GB、且功耗降低。至于USB4,其实就是雷电3的变体,速度达到40Gbps,且支持充电、DP信号传输等。
SK海力士的说法是,DDR5内存会在今年量产,这样来看,Intel有望捷足先登。
另外说则趣闻。
经发烧友挖掘,锐龙CPU内核的更多技术细节曝光在我们面前。
基于Fitzchens Fitz的裸片透视,工程师Nemez用彩图的形式将“Matisse(对应锐龙3000 CPU)”和“Rome(对应第二代EPYC霄龙)”中IO芯片的“五脏六腑”被标记了出来。
图为Matisse
这里简单解释下,锐龙3000 CPU、EPYC 2霄龙采取的都是CCD+I/O Die的封装方式,一个CCD对应8核Zen2,而I/O芯片采用14nm工艺打造,CCD的结构,AMD官方有公布,这里绘制的是I/O Die“彩超”。
图为Rome
以“Matisse”为例,I/O裸片中拥有两个x16 SerDes主控(可同时管理PCIe、SATA、USB 3等接口)、一个I/O根核心、两个x16 SerDes物理层等。
对比“Rome”,x16 SerDes主控多达8个,而三代锐龙线程撕裂者(Castle Peak)则屏蔽了其中4个,对于消费者来说,这也就是三代撕裂者限制为四通道内存的根本原因。
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